インテルの最先端技術の探求と戦略計画は業界をリードする意義を持ち、同社が公開した技術ロードマップと実績は半導体業界にとって重要な参考指針となっています。

IEDM 2024において、インテルは複数の主要分野における革新的な進歩を示す7つの技術論文を発表しました。これらの技術は、FinFETから2.5Dおよび3Dパッケージング（EMIB、Foveros、Foveros Direct）、インテルの18Aノードにまもなく採用されるバックエンド電源技術PowerVia、そしてゲート・オール・アラウンド（GAA）トランジスタであるRibbonFETまで多岐にわたります。さらに、インテルは未来志向の高度なパッケージング技術をいくつか発表し、業界の発展を牽引する新たな展望を示しました。

これらの最先端技術の中でも、特に注目すべきは、AI開発のための高度なパッケージング、トランジスタの小型化、そしてインターコネクトの小型化という3つのコア領域です。IEDM 2024では、インテルのファウンドリー担当シニアバイスプレジデント兼テクノロジーリサーチ担当ゼネラルマネージャーであるサンジェイ・ナタラジャン氏が、これらの分野における重要なブレークスルーについて詳しく説明しました。

先進的なパッケージングにおけるブレークスルー：選択的層転写技術

ヘテロジニアスインテグレーションは、今日のチップ業界における性能向上の主流となっています。しかし、ヘテロジニアスインテグレーション技術は大きな課題に直面しています。現在のヘテロジニアスインテグレーション技術は、主にウェーハ・ツー・ウェーハ（HB）またはチップ・ツー・ウェーハ（HB）接合を採用しており、チップを順次組み立てる必要があるため、スループット、チップサイズ、厚さに制限が生じます。

インテルは、選択層転写（SLT）技術により、異種チップ統合における現在の技術的ボトルネックを克服しました。この技術は、15,000個以上のチップを超高効率で並列転送することを可能にし、従来の方法と比較して数時間から数日かかる処理速度をわずか数分で実現します。革新的なサブミクロンレベルのチップ転送を実現し、最小1平方ミリメートル、人毛の17分の1の厚さのチップをサポートします。これにより、柔軟でコスト効率の高い異種チップ統合アーキテクチャが実現し、プロセッサーとメモリー技術のハイブリッドな組み合わせが可能になります。インテルファウンドリーは、無機赤外線レーザー剥離技術を用いたチップ転送におけるこの画期的な技術を先駆的に開発し、主力AI製品に求められる高度な異種チップ統合技術の開発を推進してきました。

インテルの製造担当シニアバイスプレジデント兼テクノロジーリサーチ担当ゼネラルマネージャーであるサンジェイ・ナタラジャン氏は、「この技術は、PowerViaのリアマウント電源技術と同様に、業界で広く普及すると期待しています。私たちはこの技術の開発を積極的に推進し、先駆的に推進していきます。業界のリーディングカンパニーが徐々にこの技術を採用していくと確信しています」と述べています。

AI時代への備えとして、インテルはAIシステムの量産を可能にする包括的なパッケージングソリューションを提案しました。選択的層転写技術に加え、インテルは以下の点にも注力しています。

高度なメモリ統合: 容量、帯域幅、レイテンシのボトルネックを解決し、パフォーマンスを向上させます。

ハイブリッドボンディング相互接続のピッチスケーリング: 異種コンポーネント間の高効率かつ高帯域幅密度の接続を可能にします。

モジュラー システムの拡張: 接続ソリューションを通じてネットワークの遅延と帯域幅の制限を削減します。

GAAトランジスタのブレークスルー：物理学と二次元材料

トランジスタ技術の進歩は常にインテルの主要事業の 1 つであり、インテルの野心的な目標は 2030 年までに 1 兆個のトランジスタを実現することです。

インテルは、ゲート・オール・アラウンド（GAA）リボンFETトランジスタにおいて、ゲート長を6nmまで縮小し、シリコンチャネル厚を1.7nmにするという画期的な技術革新を実証しました。シリコンチャネル厚とソース・ドレイン接合の精密なエンジニアリング設計により、リーク電流とデバイス劣化が効果的に低減され、極めて短いゲート長におけるトランジスタの性能安定性が向上しました。インテルの調査データによると、リボンFETは他の先進ノード技術と比較して、6nmゲート長において高い電子移動度と優れたエネルギー効率を発揮します。さらに、リボンFETはクラス最高のサブスレッショルド・スイング（SS）性能とリーク電流抑制（DIBL）性能を実現します。

左の画像は透過型電子顕微鏡 (TEM) 画像、中央の画像はこれらのトランジスタのいくつかの主要なパラメータを示し、右の画像はゲート長と電子速度の関係を示すグラフです。

この進歩は、短チャネル効果の最適化における業界最先端の性能を実証し、将来の高密度、低消費電力のチップ設計の基盤を築くとともに、ムーアの法則の継続的な発展を推進し、次世代のコンピューティングおよび AI アプリケーションの厳しい半導体性能要件を満たします。

GAA トランジスタ技術を進化させるために、インテルは 2 次元半導体材料にも目を向けています。

サンジェイ・ナタラジャン氏によると、インテルはGAAテクノロジーに2次元（2D）NMOSおよびPMOSトランジスタを導入しました。これらのトランジスタは、チャネル材料として2D MoS2、ゲート酸化膜として高誘電率HfO2を使用し、ALD（原子層堆積）技術による精密制御を実現しています。下の断面図は、ゲートメタル、HfO酸化物、2D MoS2の構造的統合を明確に示しています。全体の厚さはナノメートルレベル、ドレイン-ソース間距離（L_SD）は50nm未満、サブスレッショルドスイング（SS）は75mV/d未満、最大電流性能（I_max）は900μA/µmを超え、チャネルに対するゲート制御が大幅に向上しています。

右のグラフは、Intel の調査結果 (THIS WORK) と他の同様の研究を比較したもので、駆動電流とサブスレッショルド スイングにおける明らかな利点を示しています。

インテルの研究では、GAAアーキテクチャと2D材料を組み合わせることで、トランジスタ性能が大幅に向上することが実証されています。さらに、インテルがシリコンベースのチャネル性能を限界まで押し上げれば、2D材料を用いたGAAトランジスタが開発の次のステップとなることは間違いないでしょう。

Intelの観測によると、トランジスタ数の指数関数的な増加はムーアの法則と一致しており、マイクロコンピュータからデータセンターに至るまで、トランジスタ数は2年ごとに倍増しています。しかし、AIワークロードの継続的な増加に伴い、AI関連のエネルギー消費量は2035年までに米国の現在の総電力需要を上回る可能性があり、エネルギーボトルネックの解消は将来のコンピューティング開発における重要な課題となります。したがって、将来的には新しいタイプのトランジスタが必要になります。次世代トランジスタは、超急峻な閾値振幅（60mV/dec未満）と極めて低い静止リーク電流（I_off）を備え、超低電源電圧（300mV未満）での動作をサポートする必要があります。

インテルは材料レベルと物理レベルでの研究も継続的に進めており、IEDMではGeナノリボン構造を用いたトランジスタを展示しました。9nmの厚さと酸化物界面を組み込んだ革新的な設計は、低消費電力と高効率伝送の基盤となります。インテルは、高誘電率材料と革新的な界面工学の組み合わせをさらに研究し、さらにエネルギー効率の高い次世代トランジスタの開発に取り組んでいます。

インテルはまた、業界全体に対し、トランジスタ技術の革命を推進し、兆単位のトランジスタ時代におけるAIアプリケーションのニーズに応えるよう呼びかけました。過去60年間のトランジスタ開発を総括した上で、インテルは今後10年間の開発目標を次のように概説しました。1) エネルギー効率を大幅に向上させ、幅広いAIアプリケーションをサポートするには、超低電源電圧（<300mV）で動作可能なトランジスタの開発が不可欠です。2) トランジスタ数を継続的に増やすことは可能ですが、今後の開発ではエネルギー効率の革新的なブレークスルーに重点を置きます。

相互接続スケーリングのブレークスルー：ルテニウム回路

トランジスタとパッケージング技術の微細化が進むにつれ、相互接続は半導体システムにおける3番目の重要な要素となっています。これらの相互接続配線は、数兆個ものトランジスタを接続する役割を果たしています。しかし、銅配線の時代は徐々に終焉を迎えつつあることは明らかです。銅配線には、バリア層とシード層の追加が必要となるという実用的な問題があります。サイズが縮小し続けるにつれて、これらの比較的高抵抗の層がますます多くのスペースを占有するようになります。Intelは、線幅が縮小し続けると銅配線の抵抗率が指数関数的に増加し、許容できないレベルに達することを観察しました。そのため、トランジスタのサイズがますます小さくなり、密度と性能が継続的に向上しているにもかかわらず、従来の配線方法ではすべてのトランジスタを接続するというニーズを満たすことができなくなりました。

インテルの画期的な進歩は、銅配線の代替として、費用対効果の高いエアギャップ型ルテニウム（Ru）配線を採用したことにあります。このエアギャップ型ソリューションは、高価なフォトリソグラフィや自動化されたビアアライメントプロセスを必要としません。エアギャップ、ルテニウムサブトラクティブプロセス、そしてパターニングを巧みに組み合わせることで、将来のトランジスタ技術やパッケージング技術と互換性のある、実現可能な次世代インターコネクト技術の実現を約束します。

この新しいプロセスは、25nm未満のピッチで整合抵抗器を使用することで最大25%の容量削減を実現し、信号伝送速度の向上と消費電力の削減に効果的です。高解像度の顕微鏡画像により、ルテニウム配線とビアの正確な位置合わせが明らかになり、ビアのブレークスルーや深刻な位置ずれの問題がないことが確認できます。サブトラクティブ・ルテニウム・プロセスは、複雑なエアギャップ除外領域や選択エッチングの必要性を排除することで、量産性を高め、実用的な経済性と信頼性を実現します。

結論は

半導体業界は非常に複雑なエコシステムであり、ブレークスルーを達成するにはあらゆる関係者の協力が不可欠です。インテルのパッケージング、トランジスタ、インターコネクトにおけるイノベーションは、業界全体に貴重な経験と洞察をもたらしました。サンジェイ・ナタラジャン氏が述べたように、インテルの目標は、業界全体に向けたロードマップを提供し、あらゆる研究開発資金と取り組みを調整・統合することです。こうして、次世代の製品とサービスは業界全体を前進させ、ムーアの法則をさらに推進していくことができます。インテルは、自らをムーアの法則の守護者と真に認識し、この責任を全力で果たし、ムーアの法則を前進させるための新たな技術を継続的に探求しています。これはインテル自身の利益のためだけでなく、業界全体の共通の利益のためでもあります。